基于SoCFPGA的心电信号检测系统设计

发布时间:2022-01-15 02:32 阅读次数:
本文摘要:概要:设计构建了一种基于片上系统现场可编程门阵列(SoCFPGA)的心电信号(ECG)检测系统。系统通过具备低输入阻抗、高共模诱导比和低噪声的前置收集缩放电路,构建心电信号的掉落和预处理。通过基于SoCFPGA的硬件平台和重制的嵌入式Linux研发环境的韧协同设计方式,已完成了心电信号的A/D切换、VGA表明、MicroSD卡数据存储和心电信号算法处置,需要对心电信号展开小波分析和QRS波检测,构建了对心电信号的收集、表明、存储和处置。

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概要:设计构建了一种基于片上系统现场可编程门阵列(SoCFPGA)的心电信号(ECG)检测系统。系统通过具备低输入阻抗、高共模诱导比和低噪声的前置收集缩放电路,构建心电信号的掉落和预处理。通过基于SoCFPGA的硬件平台和重制的嵌入式Linux研发环境的韧协同设计方式,已完成了心电信号的A/D切换、VGA表明、MicroSD卡数据存储和心电信号算法处置,需要对心电信号展开小波分析和QRS波检测,构建了对心电信号的收集、表明、存储和处置。  0章节  心电信号(electrocardiogram,ECG)需要客观体现心脏各部分的生理状况,也是用来临床心脏疾病的主要依据,由于其具备更容易检测和有较好直观性等特点,在临床医学中获得更为普遍的研究与应用于[1,2]。

自1906年,第一台心电图仪用作临床以来,各种形式的心电监护仪陆续经常出现。传统的心电图检测仪器多以单片机、PC为核心设计,系统轻巧、检测手段单一,有利于系统集成度的提升和小型化构建,或导致系统的用于不便[3]。由于可穿着设备和移动医疗的蓬勃发展,心电监护仪相反小型化、便携式、智能化方向发展[4]。

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  本文设计了一种基于片上系统现场可编程门阵列(SoCFPGA)心电信号检测处置系统,通过A/D混合设计和韧协同设计的方法,构建了心电信号检测系统。信号收集由仿真前端电路已完成,利用SoCFPGA可重配备和韧协同设计等优势,通过软件编程对信号展开A/D切换、VGA表明、数据存储和算法处置,从而构建信号收集、表明、存储和处置等多功能集于一体的心电检测处置系统。  1心电信号检测系统设计  心电信号检测监护系统是一个仿真和数字的混合系统,主要分成体表心电信号收集电路和以SoCFPGA为核心的心电信号数字处置系统。收集电路终端医用漏联线通过贴片电极掉落心电信号,心电信号经过收集电路缩放和仿真滤波处置后转入SoCFPGA,再行由HPS末端ARM嵌入式硬核上基于Linux的应用于程序控制展开A/D切换,切换为数字信号在FPGA末端展开VGA表明,同时将数字信号传输到HPS末端,可以对数字信号展开算法处置和存储到MicroSD卡上。

SoCFPGA韧协同的开发方式对硬件设计和心电信号先前算法处置的软件开发都十分便利。按功能模块区分系统整体架构如图1右图。  图1系统框图Fig1Systemblockdiagram  1.1体表心电信号收集电路  长时间心电信号幅值范围在10V~5mV,典型值为1mV,频率范围在0.05~100Hz,同时心电信号对噪声十分脆弱。

因此,心电信号收集电路必须不具备低输入阻抗、高共模诱导比、低噪声和较低飘移等方面性能。体表心电收集电路由前置缩放电路和后级缩放电路构成。  1.1.1前置缩放电路  前置缩放电路主要是对掉落到的心电信号展开可行性缩放和去噪,借以后级缩放和处置。

心电信号中的噪声主要有工频阻碍、肌电阻碍、基线漂移和高频噪声。  1)前置缩放电路设计  前置缩放电路由前级缩放电路、带上通滤波电路和50Hz工频陷波电路构成,其中,前级缩放电路又还包括输出维护电路、右腿驱动电路和仪表运放缩放电路构成,如图2右图。

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  图2前置缩放电路Fig2pre-amplifiercircuit  由于系统要收到体表收集信号,必须考虑到信号收集过程中人体维护的问题,系统中在收集电路的输出级前端自由选择重新加入耐压值很高的瞬态电压诱导(transientvoltagesuppressors,TVS)二极管来维护人体和电路。右腿驱动电路是在收集心电信号中用作相接参照电极,可以有效地避免收集到信号中的共模阻碍[5]。仪表运算缩放电路已完成心电信号的初级缩放,同时还要具备低输入阻抗、高共模诱导比、低噪声和较低飘移的特性。

综合考虑到,自由选择ADI公司的仪器仪表运放AD8220芯片,为了防止出现饱和状态杂讯,前级增益设置为20倍[6]。


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